پاورپوینت کامل و جامع با عنوان توان در مدارات VLSI در 49 اسلاید

اختصاصی از هایدی پاورپوینت کامل و جامع با عنوان توان در مدارات VLSI در 49 اسلاید دانلود با لینک مستقیم و پر سرعت .

مقدمه و تاریخچه

سرعت و پیچیدگی فزاینده طراحی‌های امروز افزایش قابل توجهی در مصرف توان چیپ‌های مجتمع مقیاس خیلی بزرگ (VLSI) را ایجاب می‌کند. برای پرداختن به این چالش، محققان تکنیک‌های طراحی بسیار متفاوتی ارائه کرده‌اند تا توان را کاهش دهند. پیچیدگی آی سی‌های امروزی، با بیش از ۱۰۰ میلیون ترانزیستور، با سنجش زمان بیش از ۱ گیگاهرتز، به معنی این است که بهینه سازی دستی توان بطور نامید کننده‌ای آهسته و با احتمال زیاد وقوع خطا می‌باشد. ابزارهای طراحی با کمک کامپیوتر (CADD) و متدلوژیها الزامی هستند.

یکی از ویژگی‌های کلیدی ای که منجر به موفقیت تکنولوژی نیمرسانای اکسید فلزی مکمل، یا CMOS، شد مصرف توان کم ذاتی آن بود. به این معنی که طراحان مدار و ابزارهای اتوماسیون طراحی الکترونیک (EDA) می‌توانند روی بیشینه ساختن عملکرد مدار و کمینه نمودن فضای مدار تمرکز کنند. یکی دیگر از ویژگی‌های جالب تکنولوژی CMOS خواص مقیاس گذاری مطلوب آن است که اجازه یک کاهش ثابت در اندازه ویژگی را می‌دهد (رجوع کنید به قانون مور)، که کار کردن با فرکانس ساعت بیشتر را برای سیستم‌های بسیار پیچیده تر روی تنها یک چیپ مقدور میسازد. نگرانی مصرف توان با پیدایش اولین سیستم‌های الکترونیکی قابل حمل در اواخر دهه ۱۹۸۰۰ پا به عرصه گذاشت. در این بازار عمر باتری یک عامل قطعی برای موفقیت تجاری محصول می‌باشد. یک واقعیت دیگر که تقریباً در همان زمان آشکار شد این بود که اجتماع فزاینده عوامل فعال بیشتر در هر ناحیه die منجر به مصرف انرژی زیاد یک مدار مجتمع به طور جلوگیری کننده می‌شود. یک سطح قطعی بالای توان نه تنها به دلایل اقتصادی و محیطی نا مطلوب است بلکه مشکل اتلاف گرما را نیز بوجود می‌آورد. به منظور این که دستگاه تحت میزان دمای قابل قبولی در حال کار کردن نگاه داشته شود، گرمای زیاد ممکن است مستلزم سیستم‌های رفع گرمای گران قیمت باشد.

این عوامل در افزایش توان به عنوان یک پارامتر مهم طراحی به میزان برابر با عملکرد و اندازهdie شرکت داشته‌اند. در واقع مصرف توان به عنوان یک عامل محدود کننده در ادامه مقیاس گذاری فناوری CMOS انگاشته می‌شود. برای پاسخ به این چالش تقریباً در دهه اخیر، تحقیق فشرده در توسعه ابزارهای طراحی به کمک کامپیوتر (CAD) گنجانده شده که اشاره به مسئله بهینه سازی توان دارد. تلاش‌های ابتدایی به مدار و ابزارهای سطح منطق معطوف شده بودند زیرا در این سطح ابزارهای CADD کامل تر بوده و توانایی مانور بهتری در این زمینه‌ها وجود داشته‌است. امروز بیشتر تحقیق حول ابزارهای CAD، سیستم یا بهینه سازی سطح معماری را هدف قرار می‌دهد که بطور بالقوه اثر کلی بیشتری با توجه به وسعت عملکرد آنها دارند.

به اضافه ابزارهای بهینه سازی، تکنیک‌های کارامد برای تخمین توان لازم است، هر دو به عنوان یک نشانگر مستقل که مصرف مدار با برخی مقادیر هدف مواجه می‌شود و به عنوان یک نشانگر وابسته مزیت‌های توان گزینه‌های متفاوت طی جستجوی فضای طراحی.

تحلیل توان مدارهای CMOS

مصرف توان مدارهای CMOS دیجیتال کلاً بر حسب سه جزء در نظر گرفته می‌شوند:

• جزء توان پویا، مرتبط با پر و خالی شدن خزن در خروجی درگاه.
• جزء توان اتصال کوتاه. در هنگام انتقال خط ورودی از یک سطح ولتاژ به دیگری، مدت زمانی وجود دارد که هر دو انتقال PMOS و NMOS در حال اجرا هستند، که در نتیجه باعث ایجاد یک مسیر از V_DD به زمین می‌شود.
• جزء توان ایستا، به علت نشت، که حتی وقتی مدار به برق وصل نیست وجود دارد. این، بطور پی در پی، تشکیل شده از دو جزء- درگاه به نشت منبع، که اغلب با تونل زدن، مستقیماً از طریق عایق درگاه نشت می‌کند، و نشت تخلیه منبع که هم به تونل زدن و هم به رسانش زیر آستانه‌ای نسبت داده شده‌است. سهم جزء توان ایستا نسبت به عدد توان کل در عصر طراحی زیر ریزسنج‌های عمیق(DSMM) حاضر بسیار سریع در حال رشد است.

توان می‌تواند در سطوح بالاتر جزئیات تخمین زده شود. سطوح انتزاعی بالاتر سریعتر بوده و قابلیت کار با مدارهای بزرگتر را داراست، ولی دقت کمتری دارد. سطوح اصلی عبارتند از:

• تخمین توان سطح مدار، با استفاده از یک شبیه ساز مدار مانند اسپایس (SPICE)
• تخمین توان ایستا از مسیرهای ورودی استفاده نمی‌کند، ولی از ارقام ورودی استفاده مینماید. مشابه با تحلیل زمان ایستا.
• تخمین توان سطح منطق، معمولاً پیوند یافته به شبیه سازی منطق.
• تحلیل در سطح ثبت-انتقال. سریع و با ظرفیت بلا اما نه با دقت کافی.

بهینه سازی توان سطح مدار

تکنیک‌های متفاوت بسیاری استفاده می‌شوند تا مصرف توان در سطح مدار را کاهش دهند. برخی از موارد اصلی آنها عبارتند از:

• اندازه گیری ترانزیستور: تنظیم اندازه هر درگاه یا ترانزیستور برای حداقل توان.
• مقیاس گذاری ولتاژ: منابع ضعیف تر ولتاژ توان کمتری مصرف می‌کنند ولی آهسته تر کار می‌کنند.
• مناطق جدای ولتاژ: قطعات مختلف می‌توانند تحت ولتاژهای متفاوتی، با ذخیره توان، کار کنند. این تمرین طراحی ممکن است زمانی که دو قطعه با منابع ولتاژ مختلف با یکدیگر ارتباط برقرار می‌کنند، احتیاج به استفاده از تعویض کننده‌های سطح داشته باشد.
• متغیر V_DD: ولتاژ برای یک قطعه می‌تواند طی عملیات تغییر کند - ولتاژ بالا (و توان بالا) وقتی که قطعه نیاز دارد تا سریع کار کند، ولتاژ پایین زمانی که عملیات با سرعت پائین قابل قبول است. ولتاژهای آستانه‌ای چندگانه: فرایندهای مدرن می‌توانند ترانزیستورها را با آستانه‌های مختلف بسازند. توان می‌تواند با استفاده از ترکیبی از ترانزیستورهای CMOSS با دو یا چند ولتاژ آستانه متفاوت ذخیره شود. در ساده‌ترین حالت دو آستانه متفاوت وجود دارد، که معمولاً ولتاژ آستانه بالا(High-Vt) و ولتاژ آستانه پایین(Low-Vt) خوانده می‌شوند، که Vt به جای ولتاژ آستانه قرار می‌گیرد. ترانزیستورهای آستانه بالا آهسته تر ولی با نشت کمتر می‌باشند، و می‌توانند در مدارهای غیر حساس استفاده شوند.
• درگاه گذاری توان: این تکنیک از ترانزیستورهای سلیپ با ولتاژ آستانه بالا که یک قطعه مدار را زمانی که قطعه وصل نیست قطع می‌کنند، استفاده می‌کند. اندازه گیری ترانزیستور سلیپ یک پارامتر مهم طراحی است. این تکنیک، که با نام MTCMOS، یا CMOS چند آستانه‌ای نیز شناخته می‌شود توان stand-by یا نشت را کاهش داده، و همچنین ارزیابی iddq را مقدور میسازند.
• ترانزیستورهای با کانال طولانی: ترانزیستورهای با حداقل طول بیشتر نشت کمتری دارند، اما بزرگتر و کند تر اند.
• حالت‌های پشته سازی و توقف: درگاه‌های منطقی ممکن است طی حالت‌های ورودی معادل بطور متفاوت نشت کنند (مثلاً ۱۰ در درگاه نند، که مخالف ۰۱ است.). ماشین‌های حالت ممکن است در حالت‌های معینی نشت کمتری داشته باشند.
• سبک‌های منطق: منطق ایستا و پویا، برای مثال، مبادله‌های سرعت/توان مختلفی دارند.

استنتاج منطقی برای توان پایین

استنتاج منطقی می‌تواند به روش‌های گوناگونی نیز بهینه شود تا مصرف توان را تحت کنترل نگاه دارد. جزئیات زیر می‌تواند اثر مهمی رویه بهینه سازی توان داشته باشد:

• درگاه گذاری ساعت
• فاکتورگیری منطقی
• بهینه سازی بی اهمیت
• تعادل مسیر
• تکنولوژی نقشه برداری
• رمز گذاری حالت
• تجزیه ماشین حالت کراندار
• دوباره زمان بندی کردن

فهرست مطالب:

مقدمه و تعاریف

توان در المان های مداری

شارژ خازن

شکل موج های سوییچینگ وارونگر

توان سوییچینگ

ضریب فعالیت

عوامل مصرف توان

توان پویا

توان ایستا

کاهش توان دینامیک

تخمین ضریب فعالیت

گیت کردن کلاک

گلیچ ها

خازن

تعیین اندازه گیت ها

ولتاژ

حوزه های ولتاژ

تغییر مقیاس پویای ولتاژ

فرکانس

جریان اتصال کوتاه

مدارهای تشدید شده

جریان نشتی زیر آستانه

اثر پشته ای

جریان نشتی گیت

جریان نشتی پیوندی

تخمین توان ایستا

گیت کردن توان

و...

حل تمرین های کتاب VLSI

اختصاصی از هایدی حل تمرین های کتاب VLSI دانلود با لینک مستقیم و پر سرعت .

حل تمام تمرین های کتاب CMOS_VLSI_Design  دیوید هریس با توضیح تشریحی و جامع

جهت دریافت حل تمرین های بیشتر با تلگرام زیر تماس حاصل کنید

@mdadashi91

نمونه سوالات طراحی مدارهای VLSI پیام نور کد درس : 1319175

اختصاصی از هایدی نمونه سوالات طراحی مدارهای VLSI پیام نور کد درس : 1319175 دانلود با لینک مستقیم و پر سرعت .

• نمونه سوال امتحانی نیمسال تابستان 95  (با جواب تشریحی)
• نمونه سوال امتحانی نیمسال دوم 95-94  (با جواب تستی)

• نمونه سوال امتحانی نیمسال اول 95-94  (با جواب تستی و تشریحی)

311-جزوه درس طراحی سامانه های VLSI -دانشگاه صنعتی امیر کبیر-دکتر شالچیان

اختصاصی از هایدی 311-جزوه درس طراحی سامانه های VLSI -دانشگاه صنعتی امیر کبیر-دکتر شالچیان دانلود با لینک مستقیم و پر سرعت .

311-جزوه درس طراحی سامانه های VLSI -

دانشگاه صنعتی امیر کبیر

دکتر شالچیان

تایپ شده و مرتب در دو قسمت134+133 صفحه -فارسی- pdf

فصل اول: مقدمه .............................................................................................................. 1
2 ..............................................................................................................VLSI 2.2 چیستی و اهمیت فن آوری
1 ....................................................................................................................... VLSI 2.1 تاریخچه فن آوری
به عنوان اصلی ترین محرک توسعه فن آوری مدار های مجتمع ............................................. 8 CMOS 2 فن آوری . 1. 2
1 مقیاس تراکم ترانزیستور ها در مدار های مجتمع ............................................................................... 21 . 1. 2
9 عوامل موثر در توسعه گسترده فن آوری طراحی مدار های مجتمع دیجیتال ........................................... 21 . 1. 2
9.2 مروری بر مطالبی که در این درس ارایه می شود .................................................................................... 29
4.2 ارایه تصویر کلی از موضوعات درس در قالب یک مثال )تکمیلی( ............................................................. 21
11................................................................................................ VLSI 1.2 شاخص های مهم در ارزیابی مدار های
2 قیمت .................................................................................................................................... 12 . 1. 2
1 سرعت یا کارایی ......................................................................................................................... 19 . 1. 2
9 قابلیت اعتماد ............................................................................................................................ 14 . 1. 2
4 مصرف توان و انرژی ................................................................................................................ 12 . 1. 2
92 ........................................................................ VLSI فصل دوم : فن آوری ساخت و جانمایی مدار های
2.1 مقدمات ساخت مدار های مجتمع ........................................................................................................... 13
2 ویفر سیلیکان ............................................................................................................................ 13 . 2. 1
92........................................................................................................... (clean room) 1 اطاق تمیز . 2. 1
1.1 فن آوری های پایه مورد استفاده در ساخت .............................................................................................. 92
2 فتولیتوگرافی ............................................................................................................................. 92 . 1. 1
99.................................................................. (Diffusion and Ion Implantation) 1 نفوذ و کاشت یونی . 1. 1
99.......................................................................................................... (oxidation) 1.1.9 اکسیداسیون
94.......................................................................................................... (deposition) 1.1.4 لایه نشانی
94.............................................................................................................. (etching) 1.1.1 لایه برداری
91........................................................................................................... (planarization) 1.1.2 تسطیح
91........................................................................................................................ CMOS 9.1 فرآیند ساخت
92 .................................................................................................... N-WELL : 2 گام فتولیتوگرافی اول . 9. 1
1.9.1 گام فتولیتوگرافی دوم: ناحیه فعال ............................................................................................. 92
9.9.1 مرحله تشکیل گیت ترانزیستور ها ............................................................................................ 98
93....................................................................................

NMOS 4 نواحی سورس و درین ترانزیستور های

1.9.2 مرحله ایجاد پنجره کنتاکت های اتصال به ترانزیستور ها ............................................................. 41
1.9.2 مرحله ایجاد اتصال میانی با لایه فلز ......................................................................................... 41
4.1 جانمایی مدار های مجتمع .................................................................................................................... 49
2 لایه های مورد استفاده در جانمایی ................................................................................................... 49 . 4. 1
1 بر قراری اتصال بین لایه ها ............................................................................................................. 41 . 4. 1
9 قواعد طراحی .............................................................................................................................. 42 . 4. 1
4 نمونه های از قواعد طراحی ........................................................................................................... 42 . 4. 1
1 جانمایی ترانزیستور ...................................................................................................................... 48 . 4. 1
1.1 تولید بدون کارخانه ............................................................................................................................ 11
2.1 بسته بندی مدار های مجتمع )تکمیلی( .................................................................................................. 11
55 ............................................................ [2] MOSIS پیوست فصل دوم: تعدادی از قواعد طراحی شرکت
46 ........................................................................................ MOSFET فصل سوم : مدل ترانزیستور
21 ............................................................................................................................ P-N 2.9 یادآوری پیوند
28 .................................................................................................... MOSFET 1.9 ساختار و عملکرد ترانزیستور
2 ولتاژ آستانه ترانزیستور ................................................................................................................ 23 . 1. 9
1 هدایت کانال در ناحیه خطی ........................................................................................................... 21 . 1. 9
9 هدایت کانال در ناحیه اشباع ........................................................................................................... 29 . 1. 9
4 اثر مدولاسیون طول کانال ............................................................................................................. 21 . 1. 9
1 هدایت کانال کوتاه و اشباع سرعت .................................................................................................. 21 . 1. 9
2 مدل ساده کانال کوتاه با تقریب برای تحلیل دستی ............................................................................... 28 . 1. 9
28........................................................................................ MOS 2.1.9 مشخصه جریان - ولتاژ ترانزیستور
8 هدایت زیر آستانه )تکمیلی( .......................................................................................................... 81 . 1. 9
3 مدل یکپارچه و ساده برای تحلیل دستی ............................................................................................ 82 . 1. 9
9.9 مدل دیجیتال ترانزیستور ..................................................................................................................... 89
2 مدل سوییچ مقاومتی در تحلیل پویای مدار های دیجیتال ....................................................................... 89 . 9. 9
81............................................................................................................. MOS 1.9.9 خازن های ساختار
9.9.9 خازن های پیوند .................................................................................................................... 82
83.......HSPICE و تحلیل با نرم افزار BSIM3V 4.9 مدل 3
29 ................................................................................................... CMOS فصل چهارم : وارونگر
34................................................................................................................ CMOS 2.4 تحلیل ایستای وارونگر

2 عملکرد وارونگر ......................................................................................................................... 34 . 2. 4
1 مشخصه انتقالی وارونگر ............................................................................................................... 32 . 2. 4
9 تحلیل پارامتری ولتاژ آستانه سوییچینگ ........................................................................................... 33 . 2. 4
4 تحلیل پارامتری حاشیه نویز ......................................................................................................... 211 . 2. 4
1 نکات تکمیلی.......................................................................................................................... 211 . 2. 4
211 ............................................................................................................... CMOS 1.4 تحلیل پویای وارونگر
2 محاسبه مولفه های خازن بار ........................................................................................................ 212 . 1. 4
1.1.4 تحلیل تاخیر انتشار .............................................................................................................. 222
9 بررسی تاثیر پارامتر های طراحی روی تاخیر دریچه وارونگر ......................................................... 221 . 1. 4
4 طراحی وارونگر با هدف بهینه کردن تاخیر .................................................................................... 224 . 1. 4
1 تاثیر تغییر اندازه ترانزیستور های وارونگر به یک نسبت روی تاخیر ................................................ 221 . 1. 4
2.1.4 سایز بندی زنجیره وارونگر ها .............................................................................................. 222
2 انتخاب تعداد طبقات در زنجیره وارونگر ها ................................................................................... 228 . 1. 4
223 .................................................................................................. CMOS 9.4 انرژی و توان مصرفی در وارونگر
2 تلفات پویای ناشی از سوییچینگ خازنها ......................................................................................... 211 . 9. 4
1 تلفات پویای ناشی جریان مستقیم در زمان سوییچینگ ....................................................................... 211 . 9. 4
9 تلفات ایستا ............................................................................................................................. 211 . 9. 4
4 معادله کامل توان ...................................................................................................................... 212 . 9. 4
212 ................................. PDP: Power-Delay Product ) 1 حاصلضرب توان – تاخیر )انرژی بازای یک عملیات . 9. 4
212 ............................................................... EDP: Energy Delay Product 2.9.4 حاصلضرب انرژی در تاخیر
218 .......................................................................................... HSPICE 2 نحوه محاسبه توان در نرم افزار . 9. 4
پیشرفته( ......................................................................... 218 ( CMOS 4.4 تاثیر کاهش مقیاس فن آوری روی وارونگر
مراجع .......................................................................................................... 191

فصل پنجم: گیت های ترکیبی CMOS ........................................................................................... 1
3 گیت های . 5 CMOS مکمل ایستا ...................................................................................................... 2
3 ساختار کلی و نکات مهم . 3. 5 ..................................................................................................... 2
2 مشخصه انتقالی گیت های مکمل ایستا . 3. 5 .................................................................................... 7
1 تاخیر انتشار گیت های مکمل ایستا . 3. 5 ........................................................................................ 8
4 چالش های طراحی گیت های مکمل ایستا . 3. 5 .............................................................................. 33
5 روش های طراحی گیت های با تعداد ورودی زیاد . 3. 5 31
6 بهینه سازی کارآیی در شبکه های ترکیبی )پیشرفته( . 3. 5 .................................................................. 35
7 مصرف توان در گیت های منطقی ایستا )پیشرفته( . 3. 5 ..................................................................... 23
5 . چینش گیت های CMOS ایستا .................................................................................................... 26 2
3 نمودار میله ای . 2. 5 (stick diagram) ........................................................................................... 27
2 گراف اولر و پیوستگی خط نفوذ . 2. 5 ............................................................................................ 23
منطق نسبتی (RATIOED LOGIC) ................................................................................................... 13 1.5
3 محاسبه . 1. 5 VOL ................................................................................................................. 13
2.1.5 منطق DCVSL ................................................................................................................ 11
5 . منطق های ترانزیستور عبوری و گیت انتقالی 15 4
3 منطق ترانزیستور عبوری . 4. 5 .................................................................................................... 15
2 منطق گیت انتقالی . 4. 5 .......................................................................................................... 43
1 بهینه سازی گیت ها در منطق ترانزیستور عبوری و گیت انتقالی . 4. 5 .................................................... 44
5 . منطق های CMOS پویا ............................................................................................................. 43 5
3 مبانی عملکرد گیت های . 5. 5 CMOS پویا .................................................................................... 43
2 گیت پویا با شبکه ارزیابی بالاکش . 5. 5 ......................................................................................... 53
1 سرعت و تلفات در منطق پویا . 5. 5 )پیشرفته( ................................................................................ 53
4 ملاحظات طراحی گیت های پویا . 5. 5 .......................................................................................... 54
5 اتصال پشت سر هم گیت های پویا . 5. 5 ........................................................................................ 58
6 منطق دومینو . 5. 5 ................................................................................................................. 53
7 منطق . 5. 5 np-CMOS ............................................................................................................ 62
5 . جمع بندی ................................ ................................ ................................ ................................ ................................ ...........................

اتصالات میانی .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. 66
6 . تحلیل پارامتر های اتصالات میانی .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. 67 3
3 خازن اتصالات میانی . 3. 6 ......................................................................................................... 67
2 مقاومت اتصالات میانی . 3. 6 ...................................................................................................... 72
1 اندوکتانس )پیشرفته( . 3. 6 ....................................................................................................... 77
6 . مدل های الکتریکی سیم ........................................................................................................... 78 2
3 مدل سیم ایده ال . 2. 6 ............................................................................................................ 78
2.2.6 مدل فشرده (Lumped) ..................................................................................................... 78
1 مدل . 2. 6 RC فشرده ............................................................................................................... 73
4 مدل خط . 2. 6 rc گسترده ........................................................................................................ 82
6 . مدل خط انتقال .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. .. 85 1
6 . مدل SPICE خط RC گسترده برای سیم .......................................................................................... 85 4
................................ ................................ ................................ ................................ ........ 7 طراحی گیت های ترتیبی . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
7 . مقدمه ............................................................................................................................... 87 3
3 معیار های زمانی در مدار های ترتیبی . 3. 7 .................................................................................... 88
2 دسته بندی عناصر حافظه . 3. 7 .................................................................................................. 83
7 . لچ ها و رجیستر های ایستا ......................................................................................................... 33 2
3 اصول پایداری دو حالته . 2. 7 ..................................................................................................... 33
2 لچ های مبتنی بر مالتی پلکسر . 2. 7 ............................................................................................. 34
1.2.7 رجیستر حساس به لبه پایه پیرو – (Master Slave) ................................................................... 35
7 . لچ ها و رجیستر های پویا )دینامیکی( ......................................................................................... 311 1
3 رجیستر های پویای حساس به لبه با گیت انتقالی . 1. 7 .................................................................... 311
2 ساختار . 1. 7 C2MOS ساختار غیر حساس به همپوشانی کلاک – ......................................................... 312
1.1.7 رجیستر های با کلاک کاملا تک فاز (TSPCR) ......................................................................... 315
7 . سایر انواع عناصر ترتیبی ....................................................................................................... 318 4
3 رجیستر پالسی . 4. 7 ............................................................................................................ 318
2 عناصر ترتیبی دارای . 4. 7 reset ............................................................................................... 331
1 عناصر ترتیبی دارای . 4. 7 enable ............................................................................................. 333
7 . ساختار PIPELINE برای بهینه سازی مدار های ترتیبی

3 مقایسه پایپ لاین با استفاده از لچ و رجیستر . 5. 7 .......................................................................... 334
2.5.7 پیاده سازی مدار های پایپ لاین با استفاده از منطق NORA-COMS .............................................. 334
7 . مدارهای ترتیبی غیر دوحالته ................................................................................................... 336 6
3 اشمیت تریگر . 6. 7 ............................................................................................................... 337
2.6.7 نوسانگر حلقه ای ................................ ................................ ................................ ................................ ............................... 333. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
7 . کلاک و زمانبندی در مدار های ترتیبی سنکرون ........................................................................... 321 7
3 پدیده جابجایی کلاک . 7. 7 (Clock Skew) .................................................................................. 323
2 پدیده تشویش کلاک . 7. 7 (Jitter) ........................................................................................... 324
1 روش های توزیع کلاک . 7. 7 ....................................................................................................

دانلود تحقیق درباره پیاده سازی VLSI یک شبکه عصبی آنالوگ مناسب برای الگوریتم های ژنتیک

اختصاصی از هایدی دانلود تحقیق درباره پیاده سازی VLSI یک شبکه عصبی آنالوگ مناسب برای الگوریتم های ژنتیک دانلود با لینک مستقیم و پر سرعت .

لینک پرداخت و دانلود *پایین مطلب*
فرمت فایل:Word (قابل ویرایش و آماده پرینت)
تعداد صفحه: 30

پیاده سازی VLSI یک شبکه عصبی آنالوگ مناسب برای الگوریتم های ژنتیک

خلاصه

مفید بودن شبکه عصبی آنالوگ مصنوعی بصورت خیلی نزدیکی با میزان قابلیت آموزش پذیری آن محدود می شود .

این مقاله یک معماری شبکه عصبی آنالوگ جدید را معرفی می کند که وزنهای بکار برده شده در آن توسط الگوریتم ژنتیک تعیین می شوند .

اولین پیاده سازی VLSI ارائه شده در این مقاله روی سیلیکونی با مساحت کمتر از 1mm که   شامل 4046 سیناپس و 200 گیگا اتصال در ثانیه است اجرا شده است .

از آنجائیکه آموزش می تواند در سرعت کامل شبکه انجام شود بنابراین چندین صد حالت منفرد  در هر ثانیه می تواند توسط الگوریتم ژنتیک تست شود .

این باعث می شود تا پیاده سازی مسائل بسیار پیچیده که نیاز به شبکه های چند لایه بزرگ دارند عملی بنظر برسد .

1- مقدمه

شبکه های عصبی مصنوعی به صورت عمومی بعنوان یک راه حل خوب برای مسائلی از قبیل تطبیق الگو     مورد پذیرش قرار گرفته اند .

علیرغم مناسب بودن آنها برای پیاده سازی موازی ، از آنها در سطح وسیعی بعنوان شبیه سازهای عددی در سیستمهای معمولی استفاده می شود .

یک دلیل برای این مسئله مشکلات موجود در تعیین وزنها برای سیناپسها در یک شبکه بر پایه مدارات آنالوگ است .

موفقترین الگوریتم آموزش ، الگوریتم Back-Propagation است .

این الگوریتم بر پایه یک سیستم متقابل است که مقادیر صحیح را از خطای خروجی شبکه محاسبه می کند .

یک شرط لازم برای این الگوریتم دانستن مشتق اول تابع تبدیل نرون است .

در حالیکه اجرای این مسئله برای ساختارهای دیجیتال از قبیل میکروپروسسورهای معمولی و سخت افزارهای خاص آسان است ، در ساختار آنالوگ با مشکل روبرو می شویم .

دلیل این مشکل ، تغییرات قطعه و توابع تبدیل نرونها و در نتیجه تغییر مشتقات اول آنها از نرونی به نرون دیگر    و از تراشه ای به تراشه دیگر است و چه چیزی می تواند بدتر از این باشد که آنها با دما نیز تغییر کنند .

ساختن مدارات آنالوگی که بتوانند همه این اثرات را جبران سازی کنند امکان پذیر است ولی این مدارات در مقایسه با مدارهایی که جبران سازی نشده اند دارای حجم بزرگتر و سرعت کمتر هستند .

برای کسب موفقیت تحت فشار رقابت شدید از سوی دنیای دیجیتال ، شبکه های عصبی آنالوگ نباید سعی کنند که مفاهیم دیجیتال را به دنیای آنالوگ انتقال دهند .

در عوض آنها باید تا حد امکان به فیزیک قطعات متکی باشند تا امکان استخراج یک موازی سازی گسترده در تکنولوژی VLSI مدرن بدست آید .

شبکه های عصبی برای چنین پیاده سازیهای آنالوگ بسیار مناسب هستند زیرا جبران سازی نوسانات غیر قابل اجتناب قطعه می تواند در وزنها لحاظ شود .

مسئله اصلی که هنوز باید حل شود آموزش است .

حجم بزرگی از مفاهیم شبکه عصبی آنالوگ که در این زمینه می توانند یافت شوند ، تکنولوژیهای گیت شناور را جهت ذخیره سازی وزنهای آنالوگ بکار می برند ، مثل EEPROM حافظه های Flash .

در نظر اول بنظر می رسد که این مسئله راه حل بهینه ای باشد .

 آن فقط سطح کوچکی را مصرف می کند و بنابراین حجم سیناپس تا حد امکان فشرده می شود (کاهش تا حد فقط یک ترانزیستور) .

دقت آنالوگ می تواند بیشتر از 8 بیت باشد و زمان ذخیره سازی داده (با دقت 5 بیت) تا 10 سال افزایش می یابد .

اگر قطعه بطور متناوب مورد برنامه ریزی قرار گیرد ، یک عامل منفی وجود خواهد داشت  و آن زمان برنامه ریزی و طول عمر محدود ساختار گیت شناور است .

بنابراین چنین قطعاتی احتیاج به وزنهایی دارند که از پیش تعیین شده باشند .

اما برای محاسبه وزنها یک دانش دقیق از تابع تبدیل شبکه ضروری است .

برای شکستن این چرخه پیچیده ، ذخیره سازی وزن باید زمان نوشتن کوتاهی داشته باشد .

این عامل باعث می شود که الگوریتم ژنتیک وارد محاسبات شود .

با ارزیابی تعداد زیادی از ساختارهای تست می توان وزنها را با بکار بردن یک تراشه واقعی تعیین کرد .

همچنین این مسئله می تواند حجم عمده ای از تغییرات قطعه را جبران سلزی کند ، زیرا داده متناسب شامل خطاهایی است که توسط این نقایص ایجاد شده اند .

این مقاله یک معماری شبکه عصبی آنالوگ را توصیف می کند که برای الگوریتم های ژنتیک  بهینه شده اند .

سیناپس ها کوچک 10X10μm و سریع هستند .

فرکانس اندازه گیری شده شبکه تا 50MHz افزایش می یابد که در نتیجه بیش از  200 گیگا اتصال در ثانیه  برای آرایه کاملی از 4096 سیناپس بدست می آید .

برای ساختن شبکه های بزرگتر باید امکان ترکیب چندین شبکه کوچکتر روی یک سطح یا  روی تراشه های مختلف وجود داشته باشد که با محدود کردن عملکرد آنالوگ به سیناپس ها و ورودیهای نرون بدست می آید .

ورودیهای شبکه و خروجیهای نرون بصورت دیجیتالی کدینگ می شود .

در نتیجه عملکرد سیناپس از ضرب به جمع کاهش می یابد .

این مسئله باعث می شود که حجم سیناپس کوچکتر شود و عدم تطبیق پذیری قطعه بطورکامل جبران سازی شود .

چونکه هر سیناپس یک صفر یا وزن اختصاصی اش را اضافه می کند که می تواند شامل هر تصحیح ضروری باشد .

سیگنالهای آنالوگ بین لایه های شبکه آنالوگ ، بوسیله اتصالات چند بیتی اختیاری بیان می شوند .

شبکه ارائه شده در این مقاله برای یک جریان عددی real-time‌ در محدوده فرکانسی 1 – 100MHz و پهنای 64 بیت بهینه شده است .

قصد داریم که آن را برای کاربردهای انتقال داده مثل DSL‌ سرعت بالا ، پردازش تصویر بر اساس داده دیجیتالی لبه تولید شده توسط تصاویر دوربین بوسیله تراشه پیش پردازش  آنالوگی و ارزیابی تناسبی آرایه ترانزیستور قابل برنامه ریزی که در گروه ما توسعه داده شده است بکار ببریم .

2- تحقق شبکه عصبی

2-1- اصول عملکرد

شکل1 یک بیان سمبولیک از شبکه عصبی دور زننده را نشان می دهد .

هر نرون ورودی (دایره کوچک) بوسیله یک سیناپس (پیکان) به هر نرون خروجی متصل شده است .

نرونهای خروجی توسط مجموعه دومی از نرون های ورودی به داخل شبکه فیدبک شده اند .

نرون های ورودی فقط بجای تقویت کننده ها بکار گرفته می شوند در صورتیکه پردازش                              

در نرون های خروجی انجام می شود .

وزنهای سیناپس هایی که در حالت صفر تنظیم شده اند با پیکانهای خط چین نشان داده شده اند .

یک شبکه فیدبک آموزش داده شده توسط الگوریتم ژنتیک معمولا تعداد ثابتی از لایه ها ندارد .

البته الگوریتم می تواند به تعداد ثابتی از لایه ها محدود شود ، همانطوریکه در شکل1 نشان  داده شده  است .

این معماری شبکه های چند لایه مجازی را با انتخاب وزنهای مناسب ارائه می دهد . یک مثال برای ساختار 2 لایه در سمت راست شکل 1 نشان داده شده است .

این فقط قسمتی از متن مقاله است . جهت دریافت کل متن مقاله ، لطفا آن را خریداری نمایید